Перейти к содержимому

Шифратор патент

двоичный шифратор

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки информации при реализации цифровых вычислительных машин и элементов дискретной автоматики. Целью изобретения является упрощение устройства, обеспечение его однородности и повышение быстродействия. Двоичный шифратор содержит неполные шифраторы с вертикальным и горизонтальным выходами и тремя входами, которые подсоединены к вертикальным выходам неполного шифратора предыдущего уровня для нечетного члена группы неполных шифраторов последующего уровня, и к горизонтальным выходам - для четного члена, аналогично соединяются входы неполных шифраторов с выходами неполных шифраторов исходного уровня для всех предыдущих уровней, входы неполного шифратора первого уровня образуют вход устройства. 1 ил.

Рисунки к патенту РФ 2036560

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки информации при реализации вычислительных машин и элементов дискретной автоматики.

Известен m-шифратор [1] который содержит n полных двоичных a[i]-разрядных шифраторов и неполный двоичный (2**a[i] + 2**a[2] +. +2**a[n])-разрядный шифратор.

Этот шифратор сложен в изготовлении при большом n-числе составляющих полных шифраторов.

Наиболее близок к предлагаемому двоичный шифратор [2] содержащий группу 2** k-входовых шифраторов, первый неполный шифратор и (i-1) неполные шифpатоpы.

Недостатком данного шифратора является относительно малое быстродействие.

Целью изобретения является упрощение устройства, увеличение его быстродействия, улучшения технологичности его изготовления.

Поставленная цель достигается тем, что в двоичном шифраторе-прототипе [2] вместо линейного расположения неполных шифраторов используется структура бинарного дерева, причем на последнем выходном уровне вместо группы полных шифраторов используются неполные шифраторы с тремя входами и двумя выходами, которые в совокупности образуют выход устройства.

Существенность отличий предлагаемого двоичного шифратора состоит в отказе от составляющих полных шифраторов, нарушающих регулярность и однородность структуры устройства и замене их на неполные шифраторы с тремя входами и двумя выходами, что упрощает технологию изготовления устройства, а также в использовании вместо линейного расположения неполных шифраторов структуры бинарного дерева неполных шифраторов, что увеличивает быстродействие устройства и упрощает его, требуя меньшее число диодов.

На чертеже показана функциональная схема двоичного шифратора с числом входов m 255 и числом выходов n 8.

Шифратор содержит неполные шифраторы 3,1-3,4 с тремя входами и двумя одноразрядными выходами, образующими выход устройства 4, при этом входы (j. 2i+1)-го неполного шифратора (i= 0,1. j=3,2) подсоединены к первой группе выходов [(j-1),i]-го неполного шифратора, где j уровень в бинарном дереве, а ко второй группе его выходов подсоединены входы (j.2i+2)-го неполного шифратора.

Неполный шифратор представляет собой квадратную сетку, составленную электрически не связанными друг с другом К вертикальными проводниками, образующими вторую группу выходов. Входы первого типа неполного шифратора подсоединены непосредственно к его выходам, и их число равняется 2*K входы второго типа подсоединены через встречно-направленные диоды в каждом узле сетки к соответствующим вертикальному и горизонтальному проводнику. Число входов второго типа равно K*K, а всего входов K **2+2*K (K+1)**2-i.

В представленном примере устройство содержит 494 диода, в то время как в прототипе оно содержало бы 690 диодов, Быстродействие устройства равно 3*t, где t время установки диода, в прототипе это время равно 4*t,
Отказ от оконечных полных шифраторов регуляризует структуру устройства, делая ее более однородной, что увеличивает технологичность изготовления устройства.

Устройство работает покаскадно. Сигнал, поступивший на один из входов первого типа устройства, передается либо на один из вертикальных, либо на один из горизонтальных выходов, если же сигнал поступает на один из входов второго типа, то он раздваивается в узле сетки неполного шифратора на соответствующие горизонтальный и вертикальный выходы, и далее передается на входы следующего каскада. Неполные шифраторы конечного каскада содержат только по одному вертикальному и горизонтальному проводнику, наличие сигналов на этих проводниках задает кодовую комбинацию, соответствующую инициированному входу.

ФОРМУЛА ИЗОБРЕТЕНИЯ

ДВОИЧНЫЙ ШИФРАТОР, содержащий n групп шифраторов, входы первой группы шифраторов являются входами двоичного шифратора, первые и вторые выходы каждой i-й группы, где i 1,n-1, соединены с соответствующими первыми и вторыми входами (i + 1)-й группы шифраторов, а выходы n-й группы шифраторов являются выходами двоичного шифратора, причем первая группа шифраторов выполнена на неполном шифраторе, входы которого являются входами первой группы шифраторов, а вертикальные и горизонтальные выходы соответственно первыми и вторыми выходами первой группы шифраторов, вторая группа шифраторов содержит первый неполный шифратор, входы которого являются первыми входами второй группы шифраторов, отличающийся тем, что вторая группа шифраторов содержит второй неполный шифратор, а все последующие группы шифраторов выполнены на неполных шифраторах, где число неполных шифраторов в каждой i-й группе равно 2**(i - 1), а i номер группы, причем входы четных и нечетных неполных шифраторов каждой группы, начиная с третьей, являются соответственно вторыми и первыми входами данной группы шифраторов, вертикальные и горизонтальные выходы неполных шифраторов каждой группы шифраторов являются соответственно первыми и вторыми выходами данной группы, при этом входы второго неполного шифратора второй группы шифраторов являются вторыми входами данной группы шифраторов, а вертикальные и горизонтальные выходы соответственно первыми и вторыми выходами второй группы шифраторов.

Шифратор патент

  1. Главная
  2. Реестр патентов

Последние новости

(21), (22) Заявка: 2002114587/09, 03.06.2002

(24) Дата начала отсчета срока действия патента:
03.06.2002

(43) Дата публикации заявки: 10.02.2004

(45) Опубликовано: 20.06.2004

(56) Список документов, цитированных в отчете о
поиске: SU 855664 А2, 15.08.1981. RU 2108618 С1, 10.04.1998. RU 94003433 А1, 27.02.1996. RU 2182354 С2, 10.05.2002. US 4546450 А, 08.10.1985. US 4794526 А, 18.10.1988.

Адрес для переписки:
197082, Санкт-Петербург, П-82, ул.Красного Курсанта, 16, ВИКУ им.А.Ф.Можайского

(72) Автор(ы):
Молчанов О.Е. (RU),
Петухов В.А. (RU),
Хлобыстов А.Н. (RU)

(73) Патентообладатель(и):
Военный инженерно-космический университет (RU)

(54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА

Изобретение относится к вычислительной технике, в частности к устройствам приоритета, и может быть использовано для управления доступом нескольких абонентов к коллективно используемому ресурсу. Техническим результатом является повышение быстродействия устройства надежности за счет сокращения объема оборудования. Для этого устройство содержит шифратор, ключи, элемент ИЛИ, элементы И, триггер. 1 ил.

Изобретение относится к вычислительной технике, в частности устройствам приоритета, и может быть использовано для управления доступом нескольких абонентов к коллективно используемому ресурсу, например к оперативной памяти.

Известно многоканальное устройство приоритета, содержащее два распределителя импульсов, шифратор, регистр, 3 элемента ИЛИ, а в каждом канале - триггер и 2 элемента И, причем выход первого элемента И соединен с установочным входом триггера, выход триггера - с входом элемента И канала, выход которого соединен с гасящим входом триггера [1].

Недостаток данного устройства - большое количество оборудования и низкое быстродействие.

Наиболее близким к предложенному по технической сущности и достигаемому результату является многоканальное устройство приоритета, содержащее N каналов, в каждый из которых входит триггер, два элемента И, элемент ИЛИ, инвертор, распределитель импульсов, состоящий из ГТИ, элемента И, счетчика и дешифратора [2].

Недостатком данного устройства является большой объем оборудования.

Цель изобретения - повышение быстродействия устройства и надежности за счет сокращения объема оборудования.

Поставленная цель достигается тем, что в многоканальное устройство приоритета, содержащее каналы, шифратор вместо распределителя импульсов, состоящего из счетчика, дешифратора, генератора тактовых импульсов, элементов И введены ключи, число которых соответствует числу каналов, элемент ИЛИ, а в каждом канале элемент И и триггер, причем выход триггера каждого канала соединен с первым входом элемента И своего канала, выход которого соединен с нулевым входом триггера своего канала, с элементом ИЛИ и с соответствующим информационным входом первого ключа, разрешающий вход которого соединен с выходом элемента ИЛИ, первый выход - с запрещающим входом следующего ключа, с первым входом шифратора и со вторым входом элемента И первого канала, а остальные выходы - с информационными входами следующего ключа, первый выход которого соединен с запрещающим входом следующего ключа, вторым входом шифратора и со вторым входом элемента И второго канала, остальные - с информационными входами следующего ключа и т.д., первый выход предпоследнего ключа соединен с запрещающим входом последнего ключа, с предпоследним входом шифратора и со вторым входом элемента И предпоследнего канала, второй выход - с информационным входом последнего ключа, выход которого соединен с последним входом шифратора и со вторым входом элемента И последнего канала.

Схема устройства приведена на чертеже.

Многоканальное устройство приоритета содержит каналы 1, каждый из которых имеет триггер 5 и элемент И 6, элемент ИЛИ 3, шифратор 2, ключи 4. Устройство содержит входы 7 и выход 8.

Устройство работает следующим образом.

В исходном состоянии, когда на входах 7 отсутствуют запросы на обслуживание заявок, триггер 5 каналов 1 находится в нулевом состоянии. На входах элемента ИЛИ 3 будут нулевые сигналы, поступающие с выходов триггеров 5 каналов 1. В результате нулевой сигнал с выхода элемента ИЛИ 3 поступает на разрешающий вход первого ключа 4, а с выходов триггеров 5 каналов 1 поступают на информационных входы первого ключа 4. Соответственно нулевой сигнал будет и на входах шифратора 2, и на вторых входах элементов И 6 каналов 1, и на запрещающем входе каждого следующего ключа 4. Следовательно, на выходе 8 шифратора 2 будет сформирован нулевой код (запросов нет).

При поступлении хотя бы одного запроса в любой из каналов 1 на выходе элемента ИЛИ 3 появится единичный сигнал, который откроет первый ключ 4, в результате чего на соответствующем информационном входе первого ключа 4 появится единичный сигнал, который запретит прохождение сигналов от триггеров 5 каналов 1, приоритет которых ниже, и поступит на вход шифратора 2, на выходе которого будет сформирован двоичный код номера канала 1, на который поступил запрос. Происходит выборка канала с наибольшим на данный момент приоритетом.

Допустим, запросы поступили на второй и последний каналы. Триггеры 5 этих каналов перейдут в единичное состояние. Единичные сигналы с их выходов поступят на соответствующие входы элемента ИЛИ 3, сигнал с выхода которого откроет первый ключ 4, и на соответствующие информационные входы первого ключа 4.

Так как на первом выходе первого ключа 4 окажется нулевой сигнал, единичные сигналы со второго и последнего выхода первого ключа 4 появятся на выходах второго ключа 4. Единичный сигнал с первого выхода второго ключа 4 запретит прохождение сигналов через следующий ключ, поступит на соответствующий вход шифратора 2, на выходе 8 которого будет сформирован двоичный код номера канала, содержащего запрос на обслуживание заявки, и на второй вход элемента И 6 второго канала 1, на первом входе которого находится единичный сигнал с выхода триггера 5 этого канала. Сформированный на выходе элемента И 6 единичный сигнал установит триггер в нулевое состояние.

Нулевой сигнал с выхода триггера 5 откроет следующие ключи 4, обеспечивая тем самым прохождение единичного сигнала с выхода триггера 5 последнего канала 1, который сбросит триггер 5 последнего канала 1, и поступит на вход шифратора 2, на выходе 8 которого сформируется код номера последнего канала, содержащего запрос на обслуживание заявки.

Читайте так же:  Требования к индивидуальным застройщикам

Применение изобретения позволяет значительно сократить объем оборудования устройства за счет замены распределителя импульсов, состоящего из счетчика, генератора тактовых импульсов, дешифратора, и изъятия элементов НЕ и ИЛИ-НЕ, а также увеличить быстродействие за счет отсутствия ГТИ и счетчика. При этом если счетчик имеет модуль счета N, то максимальный выигрыш в быстродействии при обслуживании последнего N-го запроса составит N раз. В среднем, учитывая и другие запросы в пределах от 1-го до N-го, выигрыш в быстродействии устройства приближенно можно определить, как N/2, где N - число обслуживаемых запросов.

1. Авторское свидетельство СССР № 468240, кл. G 06 F 9/46, 1976.

2. Авторское свидетельство СССР № 855664, кл. G 06 F 9/46, 1979 (прототип).

Многоканальное устройство приоритетов, содержащее каналы, шифратор, элемент ИЛИ, при этом каждый канал содержит элемент И и триггер, выход которого соединен с первым входом элемента И, выход которого соединен с нулевым входом триггера, с выхода которого поступают единичные сигналы на соответствующий вход элемента ИЛИ, отличающееся тем, что в устройство введена группа ключей, число которых соответствует числу каналов, при этом информационные входы первого ключа соединены с выходами триггеров соответствующих каналов, разрешающий вход первого ключа соединен с выходом элемента ИЛИ, первый выход - с запрещающим входом следующего ключа, с первым входом шифратора и со вторым входом элемента И первого канала, а остальные выходы - с информационными входами следующего ключа, первый выход которого соединен с запрещающим входом следующего ключа, вторым входом шифратора и со вторым входом элемента И второго канала, остальные - с информационными входами следующего ключа и т.д., первый выход предпоследнего ключа соединен с запрещающим входом последнего ключа, с предпоследними входом шифратора и со вторым входом элемента И предпоследнего канала, второй выход - с информационным входом последнего ключа, выход которого соединен с последним входом шифратора и со вторым входом элемента И последнего канала, при этом на выходе шифратора формируется код номера канала, содержащего запрос на обслуживание заявки.

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 04.06.2004

Изобретение относится к вычислительной технике. Его использование в устройствах дистанционного ввода информации, работающих в условиях воздействия электромагнитных помех и разрядов статического электричества, позволяет повысить достоверность шифрации за счет восстановления искаженного символа выходного кода. Это достигается благодаря введению в шифратор дополнительных элементов аналоговой памяти и блока коррекции выходного кода, а также выполнению трансформаторного преобразователя единичного кода в корректирующий код в виде трансформаторного преобразователя единичного кода в код Хэмминга. 2 з.п. ф-лы, 1 табл., 10 ил.

Рисунки к патенту РФ 2033691

Изобретение относится к вычислительной технике и может быть использовано в устройствах дистанционного ввода информации в цифровые приборы, работающие в условиях воздействия электромагнитных помех и разрядов статического электричества.

Цель изобретения повышение достоверности шифрации за счет восстановления искаженного символа выходного кода.

На фиг. 1 приведена схема шифратора с пятнадцатью ключами (K 4); на фиг. 2.10 приведены схемы его функциональных элементов.

Шифратор содержит ключи 1.15, трансформаторный преобразователь 16 единичного кода в корректирующий код, аналоговые элементы 17.23 памяти, формирователь 24 импульсов считывания, блок 25 оперативной памяти, блок 26 анализа кода, блок 27 коррекции выходного кода, обнаружитель 28 кодового слова, формирователь 29 одиночного импульса и блок 30 коммутаторов. Первые и вторые выводы ключей 1.15 соединены с соответствующими информационными входами 31. 45 и 46.60 соответственно трансформаторного преобразователя 16, выходы 61.67 которого соединены с входами соответствующих элементов 17.23 памяти, а тактовый вход 68 подключен к первому выходу формирователя 24. Выходы элементов 17.23 памяти соединены с соответствующими информационными входами 69.75 блока 25, тактовый вход 76 которого объединен с тактовым входом 77 формирователя 29 и подключен к второму выходу формирователя 24, а выходы 78.84 соединены с одноименными входами блока 26. Первые четыре входа (первые входы каналов) блока 27 подключены к одноименным выходам 81.84 блока 25, вторые четыре входа (вторые входы каналов) к одноименным выходам 85.88 блока 26. Управляющий вход 89 формирователя 29 подключен к выходу обнаружителя 28 кодового слова, выход соединен с управляющим входом 90 блока 30 коммутаторов, информационные входы которого объединены с входами обнаружителя 28 кодового слова и подключены к соответствующим выходам 91.94 блока 27, а выходы являются выходами 95.98 шифратора.

Преобразователь 16 (фиг. 2) содержит трансформаторы 99.105, резисторы 106.112 и диоды 113.120. Формирователь 24 импульсов считывания (фиг. 3) состоит из блоков 121, 122 и 123. Элемент 17 (18.23) памяти (фиг. 4) содержит конденсатор 124 и резистор 125. Блок 25 оперативной памяти (фиг. 5) состоит из D-триггеров 126.132. Формирователь 29 одиночного импульса (фиг. 6) содержит элементы 133 и 134. Блок 26 анализа кода (фиг. 7) состоит из элементов 135.143 и дешифратора 144. Блок 27 коррекции выходного кода (фиг. 8) содержит элементы 145.148 и резисторы 149.152. Блок 30 состоит из коммутаторов 153 (фиг. 9) или коммутатора 154 (фиг. 10).

Ключами 1.15 в преобразователь 16 вводятся десятичные числа, совпадающие с порядковыми номерами ключей. Двоичные коды этих чисел, формируемые в преобразователе 16 с помощью трансформаторов 99.105 в соответствии с требованиями к коду Хэмминга длины семь с четырьмя информационными разрядами, приведены в таблице.

Как видно из таблицы, четыре слева символа (X1, X2, X3, X4) самиразрядных двоичных кодов ключей представляют собой четырехразрядные двоичные коды (8421) десятичных чисел, вводимых ключами 1.15. Остальные три символа (X5, X6, X7) указанных кодов ключей 1.15 подобраны в соответствии с требованиями к коду Хэмминга из следующих соотношений:
X5 X2 + X3 + X4;
X6 X1 + X3 + X4;
X7 X1 + X2 + X4. (1)
Блок 26 проверяет для семиразрядных двоичных кодов ключей, формируемых в преобразователе 16 в соответствии с требованиями к коду Хэмминга, выполнение следующих проверочных соотношений (сумм):
S1 X4 + X5 + X6 + X7;
S2 X2 + X3 + X6 + X7;
S3 X1 + X3 + X5 + X7. (2)
Когда все суммы (по модулю два) равны нулю, на выходах блока 26 сигналы отсутствуют, и это означает, что в коде ошибки нет. Если какая-либо из указанных сумм не равна нулю, т.е. равна единице, то это означает, что в анализируемом коде есть ошибка. При этом номер выхода блока 26, где появляется выходной сигнал, указывает разряд выходного кода шифратора, где имеется ошибка.

Работает шифратор следующим образом.

В исходном состоянии ключи 1.15 разомкнуты, формирователь 24 формирует на своем первом выходе последовательность импульсов отрицательной полярности, на втором выходе положительной полярности с меньшей частотой следования. Импульсами с первого выхода данного формирователя через резисторы 106.112 (фиг. 2), выходные обмотки трансформаторов 99.105 преобразователя 16 "опрашиваются" состояния ключей 1.15. Пpи этом магнитные сердечники трансформаторов 99.105 при разомкнутых ключах насыщаются, на выходах дифференцирующих цепей, образованных последовательно соединенными резисторами 106.112 и выходными обмотками соответствующих трансформаторов 99.105, формируются разнополярные импульсы на фронте и срезе каждого импульса формирователя 24. Импульсы положительной полярности, формируемые на срезе импульсов, поступающих с первого выхода указанного формирователя, через диоды 113.119 проходят на элементы 17.23 памяти, конденсаторы которых заряжаются до уровня логической "1". Этот уровень поступает на информационные входы блока 25, запоминается D-триггерами 126.132 (фиг. 5) последнего и подтверждается каждым последующим импульсом на его тактовом входе 76. При этом на выходах данного блока поддерживается уровень логического "0", который поступает на входы блока 26 и на вторые входы каналов блока 27. На выходах блока 26 сохраняется уровень логического "0". При этом на первых входах всех каналов блока 27 поддерживается уровень логического "0", поэтому на его выходах 91.94 уровень логического "0". Формирователь 29 поддерживается в исходном состоянии уровнем логического "0" с выхода обнаружителя 28 кодового слова, и на его выходе уровень логического "0". На выходах блока 30 коммутаторов также сохраняется уровень логического "0". Указанные исходные состояния функциональных блоков шифратора сохраняются до замыкания какого-либо из ключей 1.15.

Рассмотрим работу шифратора при отсутствии каких-либо отказов элементов.

При замыкании какого-либо из ключей 1.15 происходит закорачивание последовательно включенных соответствующих входных обмоток трансформаторов 99.105 преобразователя 16 (фиг. 1 и 2) в соответствии с приведенной таблицей. Например, при замыкании ключа 3 закорачиваются входные обмотки 102-3, 99-1 и 103-2 трансформаторов 102, 99 и 103 с весовыми коэффициентами 8,1 и 16 соответственно. При этом входные сопротивления выходных обмоток 102-4, 99-3 и 103-4 соответствующих трансформаторов для импульсов формирователя 24 резко уменьшаются, и все напряжение импульсов указанного формирователя практически падает на резисторах 109, 106 и 110 соответствующих дифференцирующих цепей, на выходах последних исчезают импульсы, формируемые на фронте и срезе импульсов формирователя 24. Поэтому после замыкания ключа 3 прекращается поступление импульсов положительной полярности на входы элементов 20, 17 и 21 памяти, а на входы элементов 18, 19, 22 и 23 они продолжают поступать. В результате на выходах элементов 20, 17 и 21 памяти устанавливается потенциальный сигнал с уровнем логического "0", а на выходах элементов 18, 19, 22 и 23 сохраняется исходный уровень логической "1". При этом на выходах 78, 81 и 82 блока 25 устанавливается уровень логической "1", а на выходах 79, 80, 83 и 84 сохраняется исходный уровень логического "0", т.е. на выходах блока 25 будет код 0011001 (старшие разряды кода слева).

Указанная комбинация сигналов поступает на входы блока 26, а на вторые входы каналов блока 27 при этом сигналы поступают с выходов четырех старших разрядов блока 25. При указанной комбинации сигналов на входах блока 26 на его выходах сохраняется исходное состояние логического "0", поскольку комбинация удовлетворяет приведенной таблице, и суммы S1, S2 и S3 в соотношениях (2) равны нулю. При наличии уровня логического "0" на одном входе в каждом из каналов блока 27 на выход каждого из его каналов (фиг. 8) выдается уровень сигнала, имеющийся на другом входе канала. Следовательно, в нашем случае, когда замкнут ключ 3, на выходы блока 27 выдается код 0011, т.е. двоичный код десятичного числа 3 (номера замкнутого ключа 3), и сохраняется на все время замкнутого состояния ключа.

Одновременно (после замыкания ключа 3) появление уровня логической "1" на любом из выходов блока 27 приводит к появлению уровня логической "1" на выходе обнаружителя 28 кодового слова, что приводит к запуску формирователя 29. С задержкой, большей времени возможной разновременности появления сигналов на выходах блока 25, формирователь 29 формирует одиночный импульсный сигнал, который поступает на управляющий вход 90 блока 30 коммутаторов. При этом в течение этого импульса на выходы 95.98 шифратора выдается код (в нашем случае 0011), присутствующий на его входах.

Читайте так же:  Возмещение ущерба пострадавшему на производстве

При размыкании замкнутого ключа 3 описанное выше исходное состояние шифратора автоматически восстанавливается: входные сопротивления выходных обмоток 99-3, 102-4 и 103-4 трансформаторов 99, 102 и 103 (фиг. 2) резко увеличиваются, на входах элементов 17, 20 и 21 памяти снова появляются импульсы положительной полярности, на выходах 78, 81 и 82 блока 25 восстанавливается исходный уровень логического "0", на выходе обнаружителя 28 кодового слова также уровень логического "0", блокирующий запуск формирователя 29.

При замыкании любого другого из ключей 1.15 шифратор при отсутствии отказов элементов, т. е. когда на выходах блока 25 коды соответствуют приведенной таблице, работает аналогично, при этом на выходы 95.98 шифратора выдаются двоичные коды десятичных чисел, вводимых ключами 1.15.

Рассмотрим теперь работу шифратора при наличии отказа его функциональных элементов, приводящего к искажению одного разряда (так называемый "одиночный отказ") кода замыкаемого ключа, формируемого в соответствии с приведенной таблицей, на выходах блока 25 на примере замыкания того же ключа 3.

Допустим, что в шифраторе имеет место отказ (или отказы), искажающий седьмой (X1, см. таблицу) разряд (который формируется трансформатором 105) двоичного кода ключа (например, обрыв выходной обмотки 105-5 трансформатора 105, обрывы выводов резистора 112 или диода 119, нарушение паек указанных элементов, отказ D-триггера 132 блока 25 и т.д.). Тогда при замыкании ключа 3 на выходах блока 25 вместо двоичного кода 0011001 (см. таблицу) имеет место код 1011001, т.е. на выходе 84 блока 25 вместо требуемого уровня логического "0" будет уровень логической "1". Следовательно, на входах блока 26, выполняющего суммирование слагаемых по модулю два в соответствии с соотношениями (2), слагаемые (X1.X7) имеют следующие значения: X1 1, X2 0, X3 1, X4 1, X5 0, X6 0, X7 1. При таких значениях слагаемых X1.X7 сумма S3 на выходе элемента 143 (фиг. 7) равна единице, суммы S1 и S2 соответственно на выходах элементов 141 и 142 равны нулю. Поэтому на входах дешифратора 144 присутствует двоичный код 001 числа 1, следовательно, выходной сигнал (уровень логической "1") появляется на выходе 85 блока 26 и поступает на первый вход первого канала блока 27. Второй вход первого канала блока 27 соединен с выходом 84 блока 25, где из-за отказа имеется логическая "1" вместо логического "0". При такой комбинации входных сигналов на выходе данного канала блока 27 будет логический "0" (фиг. 8), т.е. исправляется искаженный символ разряда кода на выходе блока 25. Поскольку вторые входы каналов блока 27 подключены к четырем выходам 81.84 старших разрядов блока 25, на выходах блока 27 будет код 0011, т.е. двоичный код числа 3, совпадающего с номером замкнутого ключа 3. Этот код поступает на информационные входы блока 30 коммутаторов, на управляющий вход 90 которого с выхода формирователя 29 поступает импульсный сигнал, задержанный относительно момента появления кода замкнутого ключа 3 на выходах блока 25 и, следовательно, относительно момента появления разрешающего сигнала на выходе обнаружителя 28 кодового слова. В результате на выходы 95.98 шифратора импульсно выдается исправленный двоичный код 0011 замкнутого ключа 3.

Рассмотрим теперь работу шифратора в случае отказов, приводящих к выдаче в одном из разрядов двоичного кода замкнутого ключа 3 на выходах блока 25 вместо логической "1" логического "0". Такая ситуация может быть, например, в случаях, когда какой-либо D-триггер блока 25 не переключается, когда это нужно, в нулевое состояние (исходное состояние D-триггеров 126.132 блока 25 единичное).

Допустим, что при замыкании ключа 3 из-за отказа не переключается D-триггер 126 блока 25 (фиг. 5) в цепи первого разряда двоичного кода ключа. Тогда на выходах блока 25 вместо кода 0011001 присутствует код 0011000. Следовательно, слагаемые (X1.X7) на входах блока 26 имеют следующие значения: X1 X2 0, X3 X4 1, X5X6 X7 0. При таких значениях слагаемых суммы по модулю два S1, S2 и S3 на выходах соответственно элементов 141, 142 и 143 блока 26 (фиг. 7) все равны единице, т.е. к входам дешифратора 144 данного блока приложен двоичный код 111 числа 7. Следовательно, выходной сигнал будет на выходе "7" дешифратора 144 и не проходит на выходы блока 26. Это означает, что в данном случае отказа в шифраторе коррекции какого-либо символа выходного четырехразрядного двоичного кода шифратора нет. Действительно в рассмотренном случае коррекция этого кода и не нужна, поскольку в четырех старших разрядах семиразрядного кода на выходе блока 25, с которых снимается и через блоки 27 и 30 выдается на выходы шифратора четырехразрядный двоичный код замкнутого ключа, ошибки не было: там, несмотря на указанный отказ, был код 0011, т.е. код замкнутого ключа 3, который и выдается на выходы 95.98 шифратора.

При замыкании других ключей при наличии отказов в шифраторе, приводящих к искажению одного символа кода на выходах блока 25 (превращение логической "1" в логический "0" или наоборот), шифратор работает аналогично.

Таким образом, при замыкании любого из ключей 1.15 на выходах блока 25 шифратора появляется (в течение замкнутого состояния ключа) семиразрядный двоичный код в соответствии с приведенной таблицей. Четыре старших разряда этого кода являются информационными, т.е. содержат информацию о порядковых номерах замыкаемых ключей, а три младших разряда (снимаемые с трансформаторов 99.101 преобразователя 16) являются проверочными. Информация о номере замкнутого ключа выдается на выходы 95.98 шифратора кратковременно (в течение импульса формирователя 29) по окончании переходных процессов при замыкании ключей. При этом если в шифраторе имеются отказы, приводящие к искажению одного символа (одиночный отказ) кодов ключей в разрядах, снимаемых с трансформаторов 102.105 преобразователя 16 и выдаваемых на выходы шифратора, то этот искаженный символ восстанавливается.

ФОРМУЛА ИЗОБРЕТЕНИЯ

1. ШИФРАТОР, содержащий 2 K 1 ключей (K количество символов выходного кода), первый и второй выводы i-го ключа соединены соответственно с (2i 1)-м и 2i-м информационными входами трансформаторного преобразователя единичного кода в корректирующий код, первый (K + 1)-й выходы которого через соответственно первый (K + 1)-й аналоговые элементы памяти соединены с соответствующими информационными входами блока оперативной памяти, первый (K + 1)-й выходы которого подключены к одновременным входам блока анализа кода, формирователь импульсов считывания, первый выход которого подключен к тактовому входу трансформаторного преобразователя единичного кода в корректирующий код, второй выход формирователя импульсов считывания соединен с тактовыми входами блока оперативной памяти и формирователя единичного импульса, выход которого подключен к управляющему входу блока коммутаторов, информационные входы которого соответственно объединены с входами обнаружителя кодового слова, выход которого соединен с управляющим входом формирователя одиночного импульса, выходы блока коммутаторов являются выходами шифратора, отличающийся тем, что, с целью повышения достоверности шифрации за счет восстановления искаженного символа выходного кода, в шифратор введены (K + 2)-й и n-й аналоговые элементы памяти (n общее число символов корректирующего кода Хэмминга) и блок коррекции выходного кода, а трасформаторный преобразователь единичного кода в корректирующий код выполнен в виде трансформаторного преобразователя единичного кода в код Хэмминга (K + 2)-й n-й выходы которого через соответственно (K + 2)-й n-й аналоговые элементы памяти соединены с одноименными информационными входами блока оперативной памяти, первый K-й входы блока коррекции выходного кода подключены к одновременным выходам блока оперативной памяти, (K + 2)-й n-й выходы которого соединены с одноименными входами блока анализа кода, первый - K-й выходы которого подключены к (K + 1)-му 2K-му входам блока коррекции выходного кода, первый K-й выходы которого соединены с одноименными информационными входами блока коммутаторов.

2. Шифратор по п.1, отличающийся тем, что трансформаторный преобразователь единичного кода в код Хэмминга содержит n трансформаторов, n резисторов и n + 1 диодов, к (2i 1)-му и 2i-му информационным входам преобразователя подключены последовательно и согласно соединенные соответствующие первичные обмотки трансформаторов, номера которых соответствуют единичным разрядам в i-й строке кодовой таблицы используемого кода Хэмминга, начало вторичной обмотки каждого трансформатора соединено с первыми выводами одноименных диода и резистора, вторые выводы всех резисторов объединены с первым выводом (n + 1)-го диода и являются тактовым входом преобразователя, концы вторичных обмоток всех трансформаторов и второй вывод (n + 1)-го диода подключены к общей шине, вторые выводы n диодов являются соответствующими выходами преобразователя.

3. Шифратор по п. 1, отличающийся тем, что блок анализа кода содержит дешифратор и K 1 сумматоров по модулю два, входы j-го сумматора по модулю два подключены к входам блока в соответствии с j-й строкой проверочной матрицы используемого кода Хэмминга, выходы K 1 сумматоров по модулю два соединены с соответствующими входами дешифратора, выходы которого являются соответствующими выходами блока.

СИСТЕМА ДЛЯ УПРАВЛЕНИЯ СОЧЛЕНЕННЫМИ ЛОКОМОТИВАМИ

Изобретение относится к области автоматического управления сочлененными локомотивами тепловозов и электровозов.

Система содержит на каждом локомотиве исполнительные аппараты, шифратор кода телесигнализации, коммутатор кода телесигнализации, контроллер управления, основной и резервный дешифраторы кода телеуправления, линию связи телеуправления, коммутатор кода телеуправления, основной и резервный шифраторы кода телеуправления, основные и резервные командоаппараты управления, блок отображения информации, линию связи телесигнализации. Выходы основных и резервных командоаппаратов управления гальванически развязаны с соответствующими входами основного и резервного шифраторов кода телеуправления. Выход командоаппарата режима гальванически развязан с входами коммутатора кода телеуправления, основного и резервного шифраторов кода телеуправления, блока отображения информации и дешифратора кода телесигнализации. Выходы исполнительных аппаратов гальванически развязаны с соответствующими входами шифратора кода телесигнализации. Выход коммутатора кода телеуправления и информационные входы основного и резервного дешифраторов кода телеуправления гальванически развязаны с линией связи телеуправления. Первый выход коммутатора кода телесигнализации гальванически развязан с первым входом дешифратора кода телесигнализации. Второй выход коммутатора кода телесигнализации и второй вход дешифратора кода телесигнализации гальванически развязаны с линией связи телесигнализации.

Технический результат заключается в повышении надежности управления.

Система для управления сочлененными локомотивами, содержащая на каждом локомотиве исполнительные аппараты, подключенные своими выходами ко входам шифратора кода телесигнализации, выход которого соединен с информационным входом коммутатора кода телесигнализации, а входами соединенные с выходом контроллера управления и одним из выходов первого элемента ИЛИ, другой выход которого подключен к первому входу контроллера управления, второй вход которого соединен с выходом второго элемента ИЛИ, один из входов которого подключен к одному из информационных выходов резервного дешифратора кода телеуправления, а другой вход - к одному из информационных выходов основного дешифратора кода телеуправления, другой информационный выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к другому информационному выходу резервного дешифратора кода телеуправления, блокирующий выход которого соединен с разрешающим входом основного дешифратора кода телеуправления, блокирующий выход которого подключен к разрешающему входу резервного дешифратора кода телеуправления, информационные входы резервного и основного дешифратора кода телеуправления подключены к линии связи телеуправления, которая соединена с выходом коммутатора кода телеуправления, первый информационный вход которого соединен с выходом основного шифратора кода телеуправления, подключенного к выходам основных командоаппаратов управления, второй информационный вход соединен с выходом резервного шифратора кода телеуправления, подключенного к выходам резервных командоаппаратов управления, управляющий вход коммутатора кода телеуправления и первые управляющие входы основного и резервного шифраторов кода телеуправления подключены к одному из выходов командоаппарата режима, другой выход которого соединен со вторыми управляющими входами основного и резервного шифраторов кода телеуправления, а также с управляющими входами основных командоаппаратов управления, резервных командоаппаратов управления, дешифратора кода телесигнализации, коммутатора кода телесигнализации и блока отображения информации, информационный вход которого соединен с выходом дешифратора кода телесигнализации, подключенного одним из входов к линии связи телесигнализации, а другим входом - к первому выходу коммутатора кода телесигнализации, второй выход которого соединен с линией связи телесигнализации, а информационный вход - с выходом шифратора кода телесигнализации, при этом выходы основных и резервных командоаппаратов управления гальванически развязаны с соответствующими входами основного и резервного шифраторов кода телеуправления, выход командоаппарата режима гальванически развязан с соответствующими входами коммутатора кода телеуправления, основного и резервного шифраторов кода телеуправления, блока отображения информации и дешифратора кода телесигнализации, выходы исполнительных аппаратов гальванически развязаны с соответствующими входами шифратора кода телесигнализации, выход коммутатора кода телеуправления и информационные входы основного и резервного дешифраторов кода телеуправления гальванически развязаны с линией связи телеуправления, первый выход коммутатора кода телесигнализации гальванически развязан с первым входом дешифратора кода телесигнализации, а второй выход коммутатора кода телесигнализации и второй вход дешифратора кода телесигнализации гальванически развязаны с линией связи телесигнализации.

Читайте так же:  Госпошлина за смену паспорта в 45 лет 2019

Шифратор-дешифратор позиционного @ -импульсного кода

3(5Н Н 03 К 13/24

К ABTOPCHGMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3475936/18-21 (22) 23 ° 07,82 (46) 23.01.84. Вюл. 9 3 (72) В.N.Волонкин, A.И.Гордюшкин

Е.Н.Орлова (53) 681.325.63(088.8) (56) 1. Гуров В.С., Емельянов Г.A.

Передача дискретной информации и телеграфия, М., Связь!, 1974, с.59.

2. Авторское .свидетельство СССР

9 520702, кл. Н 03 К 13/24, 1976 (прототип). (54)(57) ШИФРАТОР-ДЕШИФРАТОР ПОЗИЦИОННОГО -ИМПУЛЬСНОГО КОДА, содержащий элемент задержки, шифратор, дешифратор, формирователи стробов, 5+1 элементов И, элемент ЗАПРЕТ, триггер, элемент ИЛИ, выход которого соединен с входом элемента задержки, первые два входа элемента ИЛИ соединены с. соответствующими входными шинами.шифрируемых и дешифрируемых сигналов, входы шифратора соединены с выходами элементов И, „„Я0„„1069158 А первые входы которых соединены с выходами элемента задержки, а вторые входы подключены к выходам соответствующих формирователей стробов, первый вход первого формирователя ст(оба соединен с шиной ши*рируемых сигналов, выход шифратора соединен с первым входом элемента

ЗАПРЕТ и первой выходной шиной устройства, второй вход которого соединен с шиной контроля, запрещающий вход элемента ЗАПРЕТ соединен с выходом первого формирователя строба, выход элемента ЗАПРЕТ соединен с третьим входом элемента ИЛИ, единичный вход триггера соединен с

О шиной шифоируемых сигналов, нулевой щ вход триггера соединен с выходом дешифратора, выход триггера соединен с первым входом (м -1)-ro элемента И, второй вход которого соединен с шиной контроля, а выход (й+1)-ro элемента И соединен с второй выход- Я ной шиной устройства, о т л и ч а юшийся тем, что, с целью повышения помехоустойчивости устройства, выход каждого (j-1)-ro элемента И соединен с входом каждого j-ro формирователя стробов.

Изобретение относится к импульсной технике и может быть применено в системах передачи информации, s частности, в системах, использующих шифрованные сигналы с времяимпульсной модуляцией.

Известен шифратор-дешифратор позиционного N-Hìïóëüñíoãî кода, содержащий элементы задержки, шифратор и дешифратор кода, элемент ИЛИ выход которого соединен с входом линий задержек, а два входа элемента ИЛИ подключены соответственно к шинам шифрируемых и дешифрируемых сигналов, и шины сигнала контроля и селектора длительности П1 .

Недостатком устройства является то, что оно не имеет текущего контроля.

Наиболее близким к изобретению по своей технической сущности является устройство, содержащее элемент задержки, шифратор, дешифратор, формирователи стробов., 11 +1 элементов И, элемент ЗАПРЕТ, триггер, элемент ИЛИ, выход которого соединен с входом элемента задержки, первые два входа элемента ИЛИ соединены с соответствующими входными шинами шкфрируемых и дешифрируеылх сигналов, входы шифратора соедине» ны с выходами элементов И, первые входы которых соединены с выходами элемента задержки, а вторые входы подключены к выходам соответствующих формирователей стробов, первый вход первого Формирователя строба соединен с шиной шифрируемых сигналов, выход шифратора соединен с первым входом элемента ЗАПРЕТ и первой выходной шиной устройства, второй вход которого соединен с шиной контроля, запрещающий вход элемента ЗАПРЕТ соединен с выходом первого Формирователя строба, ьыход элемента ЗАПРЕТ соединен с третьим входом элемента ИЛИ, единичный вход триггера соединен с шиной шифрируемых сигналов, нулевой вход триггера соединен с выходом дешнфратора, выход триггера соединен с первым входом (N+1)-го элемента И, второй вход которого соединен с шиной контроля, а выход (N+1)-ro элемента И соединен с второй выходной шиной устройства (2).

Недостатком известного устройства является то, что оно имеет низкую помехоустойчивость вследствие достаточно большой длительности стробов °

Целью изобретения является повышение помехоустойчивости устройства.

Указанная цель достигается тем, что в устройстве, содержащем эле.мент задержки, шифратор, дешифра10

55 тор, формирователи стробов, Н +1 элементов И, элемент ЗАПРЕТ, триггер, элемент ИЛИ, выход которого соединен с входом элемента задержки, первые два входа элемента ИЛИ соединены с соответствующими входными шинами шифрируемых и дешифрируемых сигналов, входы шифратора соединены с выходами элементов И, первые входи которых соединены с выходами элемента задержки, а вторые входы подключены к выходам соответствующих формирователей стробов, первый вход первого формирователя строба соединен с шиной шифрируемых сигналов, выход шифратора соединен с первым входом элемента ЗАПРЕТ и первой выходной шиной устройства, второй вход которого соединен с шиной контроля, запрещающий вход элемента ЗАПРЕТ .соединен с выходом первого формирователя строба, выход элемента ЗАПРЕТ соединен с третьим входом элемента ИЛИ, единичный вход триггера соединен с шиной шифрируемых сигналов, нулевой вход триггера соединен с выходом шифратора, выход триггера соединен с первым входом (к+1)-го элемента И, второй вход которого соединен с шиной контроля, а выход (И+1)-го элемента И соединен с второй выходной шиной устройства, выход каждого (j-1) -го элемента И соединен с входом каждого j -ro формирователя стробов.

На чертеже представлена схема устройства.

Схема включает элемент 1 задержки, вход которого соединен с элементом ИЛИ 2, дешифратор 3, входы которого соединены с выходами элемента 1 задержки, шифратор 4, входы которого соединены с выходами элементов И 5-1 — 5-N входы которых соединены с выходами формирователей 6-1 — 6-М стробов, элемент ЗАПРЕТ 7, выход которого соединен.с входами элемента ИЛИ 2, триггер 8, единичный вход которого соединен с входной шиной 9 шифрируемых сигналов, шину 10 дешифрируемых сигналов, соединенную с вторым входом элемента ИЛИ 2, шину 11 контроля, соединенную с входом элемента И 5-(И+1), выход которого соединен с второй выходной шиной 12 устройства, первую выходную шину 13, соединенную с выходом шиФратора 4.

Устройство работает в трех режимах: шифрирование, дешифрирование и контроль °

В режиме шифрирования от источника шифрируемых сигналов поступают импульсы, каждый из которых запускает формирователь 6-1 строба, устанавливает триггер 8 в единичное состояние и через эле1069158

30 мент ИЛИ 2 возбуждает элемент 1 задержки. На выходах элемента 1 задержки появляются одиночные импульсы с соответствующим временем запаздывания. При этом, 1-ый импульс элемента 1 задержки через открытый

5 сигналом с формирователя 6-1 элемент 5-1 поступает на шифратор 4 и одновременно запускает формирова- тель 6-2 стробов. Аналогичным образом запускаются остальные формирователи б-N стробов и проходят на шифратор 4 оставшиеся (й-1) импульсов с выходов элемента 1 задержки, предназначенные для шифрирования. 15

Таким образом, длительность строба каждого формирователя 6-1

6-((строба выбирается несколько больше интервала между соседними импульсами Й -импульсного позиционного ко- 2() да ° При этом, на выходе шифратора 4

Формируется позиционный И-импульсный код, поступающий на передачу по шине 13. Дешифратор 3 в этом режиме не работает,так как на выходах 25 элемента 1 задержки имеют место только одиночные импульсы. Единичный потенциал с выхода триггера 8 не проходит на шину 12, так как на второй вход элемента 5-((4+1) не поступает отпирающий потенциал по шине 11 контроля.

В режиме дешифрирования кодированные группы импульсов с определенными временными интервалами приходят по шине 10 дешифрируемых сигналов на вход элемента ИЛИ 2 и далее на элемент 1 задержки. На выходе дешифратора 3 появляется расшифрованный имгульс только в случае прихода соответствующего позиционно-- 40 го g -импульсного кода.

Расшифрированный импульс устанавливает триггер 8 в нулевое состояние. В этом режиме на выходах элемента 1 задержки, используемых 45 для шифрирования, появятся кодировайнйе группы импульсов, но на выходы шифратора 4 они не поступают, так как элементы И 5-1 - 5-h) закрыты из-за отсутствия сигналов Фор- 50 мирователей 6-1 - 6-N стробов. От сутствие сигнала контроля в режиме шифрироваиия и дешифрирования не позволяет сигналам с выхода шифратора 4 и триггера 8 пройти через элемент ЗАПРЕТ 7 и элемент

3 режиме контроля, который характеризуется поступлением сигналов по шине 9 шифрируемых сигналов и сигнала контроля по шине 11 контроля, происходит формирование кода. аналогично режиму шифрирования. Полученный код подается на вход элемента ЗАПРЕТ 7, который открыт сигналом контроля. Поэтому на выход элемента ЗАПРЕТ 7 код проходит, эа исключением его первого импульса, что обеспечивается воздействием на запрещающий вход элемента

ЗАПРЕТ 7 сигнала формирователя 6-1 строба °

С выхода элемента ЗАПРЕТ 7 ((ч-1) последних импульсов кода поступают на вход элемента ИЛИ 2 и далее на элемент 1 задержки. В результате этого на входах элемента 1 задержки оказывается сформированным позиционный.N-импульсный код (роль первого импульса кода выполняет импульс, поступающий по шине 10 шифрируемых сигналов), Следовательно, на выходе дешифратора 3 появится расшифрованный импульс, который возвратит триггер 8 в нулевое состояние.

Таким образом, при нормальном

Функционировании устройства выход ной сигнал триггера 8 представляет собой импульс, длительность которого равна базе кода. Этот импульс через открытый сигналом контроля элемент И 5-([email protected]) поступает на вторую выходную шину 12 устройства.

В случае неисправности шифраторадешифратора расшифрованный импульс в режиме контроля на выходе дешифратора 3 не появляется. В этом случае длительность сигнала триггера 8 значительно возрастает, что может быть воспринято как сигнал неисправности.

Таким образом, длины стробов, Формируемых формирователями стробов, уменьшаются до величины большей, чем интервал между соседними.импульсами Й-позиционного кода, что ведет к повышению .помехоустойчивости, так как уменьшается интервал, на котором возможно действие помехи.

Редактор А.Шандор> Техред A.Áàáèíåö Корректор С.Чекмар

Заказ 11493/56 Тираж Ябб Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и откры-.ий

113035, Москва, Ж- 35, Раушская наб., д, 4/5

Филиал ППП Патент,. г. Ужгород, ул. Проектная, 4